第二步:布局之【导入网表】

2014年10月23日 10:07
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    使用PCB Editor时有很多需要设置的东西,常常因为某个参数没设置好在操作时遇到各种奇葩的错误。很多设置环节我也还没完全弄懂,所以把设置环节归类到一起,按下不表。先说完画PCB的基本步骤。
    布板完成后要将原理图中用到的元器件,网络关系等导进来,也就是导入网表。这里插一句,原理图设计完成后倒到PCB之前,一定要保证每个器件都带有正确的封装信息,并且这些封装信息在PCB的封装库里都能找到。否则PCB导入网表时就会报错。
    a 导入网表
菜单栏[File]-[Import]-[Logic],弹出窗口如下:
一般的从Cadence原理图中导入网表,就按上图的设置就可以了。要说明的是,在原理图设计完成生成网表时,要记住网表的生成路径。PCB中导入网表时的路径就是生成网表的路径。
    b 点击[Import Cadence],等待系统提示成功导入网表即可。

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