高速高密度PCB设计面临新挑战

2013年9月30日 22:27
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面对高速高密度PCB设计的挑战,设计者需要改变的不仅仅是工具,还有设计的方法、理念和流程。

随着电子产品功能的日益复杂和性能的提高,印刷电路板的密度和其相关器件的频率都不断攀升,工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。除大家熟知的信号完整性(SI)问题,Cadence公司高速系统技术中心高级经理陈兰兵认为,高速PCB技术的下一个热点应该是电源完整性(PI)、EMC/EMI以及热分析。


而随着竞争的日益加剧,厂商面临的产品面世时间的压力也越来越大,如何利用先进的EDA工具以及最优化的方法和流程,高质量、高效率的完成设计,已经成为系统厂商和设计工程师不得不面对的问题。

热点:从信号完整性向电源完整性转移


谈到高速设计,人们首先想到的就是信号完整性问题。信号完整性主要是指信号在信号线上传输的质量,当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时,该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时,就出现了信号完整性问题,信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为,当系统工作在50MHz时,就会产生信号完整性问题,而随着系统和器件频率的不断攀升,信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题,导致系统工作不稳定,甚至完全不能正常工作。

信号完整性技术经过几十年的发展,其理论和分析方法都已经较为成熟。对于信号完整性问题,陈兰兵认为,信号完整性不是某个人的问题,它涉及到设计链的每一个环节,不但系统设计工程师、硬件工程师、PCB工程师要考虑,甚至在制造时也不能忽视。解决信号完整性问题,必须借助先进的仿真工具,如Cadence的SPECCTRAQuest就是不错的仿真工具,利用它可以在设计前期进行建模、仿真,从而形成约束规则指导后期的布局布线,提高设计效率。随着Cadence 在今年6月推出的专门针对千兆赫信号的仿真器MGH——它是业界首个可以在几秒之内完成数万BIT千兆赫信号的仿真器——信号完整性技术更臻完善。


相对于信号完整性,电源完整性是一种较新的技术,它被认为是高速高密度PCB设计目前最大的挑战之一。电源完整性是指在高速系统中,电源传输系统(PDS power deliver system)在不同频率上,阻抗特性不同,使PCB板上电源层与地层间的电压在电路板的各处不尽相同,从而造成供电不连续,产生电源噪声,使芯片不能正常工作;同时由于高频辐射,电源完整性问题还会带来EMC/EMI问题。如果不能很好地解决电源完整性问题,会严重影响系统的正常工作。


通常,电源完整性问题主要通过两个途径来解决:优化电路板的叠层设计及布局布线,以及增加退耦电容。退耦电容在系统频率小于300 ~ 400MHz时,可以起到抑止频率、滤波和阻抗控制的作用,在恰当的位置放置合适的退耦电容有助于减小系统电源完整性的问题。但是当系统频率更高时,退耦电容的作用很小。在这种情况下,只有通过优化电路板的层间距设计以及布局布线或者其他的降低电源、地噪声的方法(如适当匹配降低电源传输系统的反射问题)等来解决电源完整性问题,同时抑止EMC/EMI。


对于信号完整性和电源完整性之间的关系,陈兰兵认为:“信号完整性是时域的概念,比较好理解,而电源完整性却是频域的概念,难度比信号完整性大,但在某些方面和信号完整性又有相通之处。电源完整性对工程师的技能要求更高,对于高速设计而言,是一个新的挑战。它不但涉及到板级,同时涉及到芯片和封装级。建议从事高速电路板设计的工程师在解决了信号完整性的基础上再做电源完整性。”据介绍,Cadence的电源完整性工具PI已推向市场,并已成功运用到很多客户的设计中。

通过仿真 “软”化你的设计


仿真是对把各方面问题都考虑进去的虚拟原型的测试。由于设计越来越复杂,工程师不可能把每一种方案都拿来实施,此时只能借助先进的仿真代替试验进行判断。


今天的系统设计,除了面临高速高密度电路板所带来的挑战外,产品快速面世的压力更是使仿真成为系统设计必不可少的手段。设计者希望利用先进的仿真工具,在设计阶段即找出问题,从而高效率、高质量地完成系统设计。


传统的电路板设计,工程师很少借助仿真的手段。更多的时候是利用上游芯片厂商提供的参考设计和设计指导规则(即白皮书),结合工程师的实际经验进行设计,然后将设计生产出来的原型机进行反复测试试验、找出问题、修改设计,这样周而复始,直至问题基本全部解决。即时偶尔采用仿真工具进行设计,也只局限于局部电路。修改电路意味着时间上的延迟,这种延迟在产品快速面世的压力下是无法接受的,尤其对于大型系统,一处小小的修改也许需要将整个设计推翻重来,正所谓“牵一发而动全身”,它给厂商带来的损失是无法估量的。


产品质量的难以保证、开发周期的不可控、对工程师经验的过分依赖……这些因素使上述设计方法难以应对越来越复杂的高速高密度PCB设计所带来的挑战,因而必须借助先进的仿真工具加以解决。“上游芯片厂商给的设计方案是建立在他们自己样板的基础上的,而系统厂商的产品和上游厂商的样板不可能完全一样;同时,一个芯片的设计要求可能和另一个的相互矛盾,这时必须通过仿真来确定设计方案。”陈兰兵说。


      某种意义上讲,仿真就是让软件在虚拟原型上完成以前需要通过对物理原型的测试才能够完成的功能评价,是一种更为“软”化和更加经济的方案。


然而高速高密度电路板的仿真和传统的仿真又有所不同。Mentor Graphics公司技术工程师尤立夫介绍:“传统的仿真是针对原理图而做的,它只是加激励,看输出,由此来判断功能是否正确;而高速仿真是在功能正确的前提下,看设计的性能如何,它既针对原理图,同时针对PCB设计。”利用仿真工具,可以判断哪一个方案更贴近实际需求,在满足性能要求的基础上,判断哪一个的成本更低,在性能设计和系统成本之间找到一个平衡点。尤立夫说:“利用仿真工具,可以判断系统改进的方向是否正确,为设计指明方向,提高一板成功率,使产品更快走向市场。但是,无论仿真的结果多么接近测试结果,它都不能代替实际的测试系统。”


测试是对包含所有现实环境因素的系统性能的一种真实判断,然而仿真却是对虚拟原型的“测试”,是针对某种特定条件的,没有一种工具可以将所有现实条件全部考虑进去同时仿真。然而,随着技术的发展和工具的不断完善,仿真结果和实际测试结果的逼近度越来越高,对设计的指导意义也越来越大,但同时对工程师也提出了更高的要求——虽然工具越来越易用,但对仿真结果的判断和改进方法都依赖于工程师的技术水平和理论基础。


目前在高速PCB仿真中,效果最不理想的是EMC/EMI。这是因为对于高速系统,由于过孔效应的影响,需要对系统进行三维建模才能有效模拟真实环境。然而对于PCB这样一个庞大且复杂的系统,对其进行三维建模非常困难。据尤立夫介绍,目前主要采用专家检查的方式,既按照国际通用标准将EMC/EMI问题变换成PCB上布局布线的规则。Cadence 的EMControl就是这样一个类似于专家系统的规则检查工具,同时还提供了客户化的接口,方便客户编写适合于本公司的EMC/EMI检查规则。Mentor Graphics的Quiet Expert可以检查引起EMI问题的不正确的布线结构,找出问题,并给出导致EMI问题的原因和建议的解决方案。


此外,在三维分析方面,Ansoft、Apsim等公司可以提供专门的工具和方法,并且这些工具可以与Cadence和Mentor Graphics的系统工具配合使用。

效率之选:自动布线与并行设计


原理图设计不止是把电路“描”进去,还有很多其它要求,原理图设计工具应该能将这些要求带到下一个环节,支持自动布线、功能仿真等。


为了找到一条更富效率的设计路径,解决产品面世时间压力,将产品快速推向市场,自动布线和并行设计技术应运而生。


      “如果能很好地利用自动布线技术,可以减少画板时间,将PCB的设计效率提高一倍以上。” 陈兰兵介绍。然而要想实现自动布线,必须借助电气化的规则管理器,将系统设计工程师和硬件设计工程师对电路的设计要求传递给PCB工程师。


对于早期较为简单的系统,通常的做法是硬件工程师把设计要求一条条手写下来,告诉PCB设计工程师如何去做。但对于复杂的系统,面对成千上万的连线、无数的要求,硬件工程师无法将这些规则一一记录下来,PCB设计工程师更无法一条条去检查和实施。这时,就需要电气化的规则管理器将各种设计要求管理起来,硬件工程师和PCB设计工程师可以在同一个规则管理器的基础上协同工作。Cadence公司的规则管理器Constrain Management(简称CM)已被无缝地集成到其原理图设计工具和PCB设计工具中,硬件工程师在原理图设计完成后,其设计要求(电气性能、DFT、DFM规则等)就被CM自动带到下一个环节,系统根据这些规则进行自动布线。因此自动布线是建立在约束规则驱动基础上的自动布线,但同时必须有一个能很好理解和完成这些约束规则的布线器,Cadence的Specctra能使两者很好地达到统一。


对于自动布线技术,陈兰兵建议,“如果一个公司技术没有掌握好,信号完整性问题不能很好解决,建议不要采用自动布线。因为如果不能定义很好的规则,将无法正确驱动自动布线。”无论工具如何发达,计算机都不可能完全取代人的大脑行为,因而也就不可能有100%的自动布线。前面我们所说的自动布线其实是一种交互式的自动布线,需要人的参与:自动布线以前有些规则还需要手工进一步确定;自动布线完成以后需要工程师验证和修改。

对于传统的、较为低速的系统设计,很多工程师可能都有过这样的经验,用Cadence的OrCAD画原理图,再用Mentor的PowerPCB做布局布线。但陈兰兵认为,这种方法在高速设计领域不再适合。“数据在不同厂商的工具之间不能实现完全转换,例如:传统的读网表的方法,不可能把原理图中的一些电气属性和要求带到PCB设计中,因而不适合高速设计。”


除自动布线,对大型系统,并行设计也是提高设计效率的有效途径。并行设计即协同设计,就是将一块电路板分割成几部分,由几个人同时进行设计。据尤立夫介绍,目前Mentor Graphics的工具在并行设计方面已经可以做到,如果将一台机器上的设计存盘后,另一台机器立刻可以看见,并且两边的连线可以自动连到一起,这样可以减轻不同设计之间整合的任务。尤立夫说:“到今年晚些时候,Mentor Graphics公司完全动态的并行设计工具extremePCB就可以推向市场,到时候,工程师就可以像联网打CS一样进行完全实时的并行设计,即彼此的设计可以实时被对方看见,这样可以方便异地工程师之间的合作。”对于并行设计,陈兰兵认为,它不但需要好的设计工具,更需要好的设计方法。他建议,并行设计不要分得太细、太广,2~3人比较合理,否则思路太分散,反而不利于设计。据悉,Cadence的并行设计工具也将在下一版本中推出。

      超越PCB:高速问题的系统级考虑


当系统从几百兆发展到数十吉时,芯片设计、封装设计、系统设计已经不可能再分开考虑。对于高端产品,在设计芯片时,就应该考虑封装设计和系统设计。

在去除软件本身的问题之后,如何精简流程,从流程上减少工程师的失误,使工程师把更多的精力投入到设计之中,使产品尽快进入市场,也已经成为EDA厂商正在考虑的内容。


通常,一个系统上的连接线,始于芯片(Silicon)的I/O,经过封装(Package)的bump和substrate,到达封装的pin,然后经过PCB,到另一封装的pin、substrate、bump和芯片的I/O。芯片、封装、电路板,这是三个不同的领域,以前的工程师在设计的时候不会去综合考虑,也无从知道其他工程师的想法。但是随着设计频率的提高、芯片面积的减小、设计周期的缩短,厂商在做芯片设计时就应该考虑到封装设计和PCB设计,使三者有效地结合起来。陈兰兵认为,“这时无论从信号完整性上来说,还是从设计周期上来说,我们都应该同时考虑Silicon-Package-Board的设计,并协调它们之间的互相联系。比如说,有时在PCB中会有很难解决的时序问题,在Package中却可以很容易地解决。”


Cadence作为系统级流程设计的积极倡导者,其Allegro平台即涵盖了板级设计和封装级设计,并可以和Cadence的其它几个芯片设计平台串接起来,形成完整的设计链,实现数据的有效交换和沟通。此外,Cadence的VSIC(Virtual System InterConnect)设计方法是一种新的Silicon-Package-Board 协同设计方法,它使得工程师在设计早期就可以考虑整个系统引起的时序或是信号完整性的问题,解决了千兆赫信号设计的一大瓶颈。


      Allegro DesignWorkbench 则是和MatrixOne联合推出的电子设计领域第一个PLM(Product Lifecycle Management)产品,保证了工程师在合适的时间、合适的地点,选取最合适的器件。“它肯定会对现有的设计流程带来深远的影响,可能会缩短工程师50%的设计周期”, 陈兰兵介绍说。

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