DDR2的设计经验经典流程-2

2013年9月30日 22:27
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四、布线

 整体网络分布:

无法区分Data线(0-63) Address线(0-13) Command线,Control线,CLK线 (0-3)等信号线

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网络信息区分整理:

\

通过“colordialog” 不同组的BUS赋予不同的颜色,从而更加直接不同BUS的分布状况。

 \

区分显示:

用NET显示工具将不同BUS和NET区分开,清晰显示便于走线规划,

\

BUS拓扑设计:

考虑:网络的密度和产品整体成本和电气特性以及EMI和EMC问题,结合PCB建议叠构对整个产品做出如下分配。

 \

通过GRE planer, 灵活规划不同BUS的叠层和BUS之间的相对位置,近一步衡量EMI 和EMC问题. 综合各种问题,对DDR的各组BUS做出如下图规划。DDR的所有信号网络都做微带线处理,分布于3  和4层。如下图;

\

布线及线处理:

考虑问题如下:

1)     Ddr_clk和DQS差分处理,

a)      线宽

b)     间距(差分对内间距, 对与对之间间距, 差分对与其他线的间距)

c)      等长(差分对内等长, 对与对之间等长)

2)     Data BUS线处理

a)      线宽

b)     间距(BUS内间距, BUS之间间距, BUS与其他线的间距)

c)      等长(BUS内等长, BUS之间等长)

3)     Command和 control BUS线处理

a)      线宽

b)     间距(BUS内间距, BUS之间间距, BUS与其他线的间距)

c)      等长(BUS内等长, BUS之间等长)

1. Ddr_clk差分线处理

对Ddr_clk0( M_Clk_Ddr#0, M_Clk_Ddr0)和Ddr_clk1( M_Clk_Ddr#1, M_Clk_Ddr1)做差分等长处理。同时与其他信号之间距离大于3倍的差分对间距,建议5倍以上,Ddr_clk差分对内等长,两对差分线,允许误差有时序决定,建议误差在15mil以内。

 \

2. DQS差分线处理

DQS 到其他信号间距最小是DQS差分对间距的3倍以上,建议5倍以上。

\

等长处理

建议:

1)     Ddr_clk  误差控制在10mil以内

2)     Ddr_Data  Ddr_Command Ddr_Address  Ddr_Control误差控制在15mil以内

3)     Ddr_Data  Ddr_Command Ddr_Address  Ddr_Control  Ddr_clk之间的长度误差控制在30mil 以内.、

\

\

4)     Pin Delay

\

注意: 一定要将芯片封装内部的绕线长度计算在内, 绕线长度参数可以从芯片封装厂商获取,输入ConstraintManager中,来驱动布线处理.

 

 


评论(2)

1楼 评论时间:2013年11月9日 16:25 回复

正在找这方面的资料,谢谢分享!

2楼 评论时间:2013年11月23日 15:02 回复

为什么引线会布成盘旋的呢?

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