Modelsim使用简明指南--验证VHDL以及Verilog语言

2013年10月19日 10:09
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Modelsim使用简明指南---联合仿真并且使用ModelSim验证VHDL以及Verilog语言


Link for ModelSim@是一个把MATLAB/Simulink和针对FPGA ASIC的硬件设计流程无缝连结起来的联合仿真的接口扩展模块。 它提供一个快速的双向连接将MATLAB/Simulink和硬件描述语言仿真器ModelsSim连接起来,使二者之间直接的联合仿真成为可能,并且更高效的在MATLAB/Simulink中验证ModelSim中的寄存器传输级(RTL)模型。

传统的Simulink系统级设计和其仿真环境支持M语言,C/C++以及Simulink模块。而通过添加硬件描述语言(HDL)到MATLAB/Simulink中,扩展了MATLAB/Simulink的并行运行能力、直接性以及混合语言编程的能力。这使得Link for ModelSim模块缩小了算法和系统设计同硬件实现之间的巨大鸿沟。

  

 特点:

  • ModelSimMATLABSimulink的连接是双向的,可进行联合仿真,验证,可视化;
  • 支持ModelSimPESE版本。
  • 支持MATLAB/SimulinkModelSim之间的用户可选通信模式。
  • 提供共享存储器获得更快的系统性能,同时提供TCP/IP Socket字加强多样性。
  • 提供联合仿真的Simulink模块的库文件。
  • 可以把输出测试结果转成VCDvalue change dump)文件格式。
  • 支持多个并行的ModelSim实例以及支持在SimulinkMATLAB函数中的多个硬件描述实体。
  • 提供在MATLAB环境下与硬件描述语言交互式或批处理模式来进行联合仿真、调试、测试、以及验证工作。

 函数和模块应用:

  • 生成VCD格式的文件;
  • 联合仿真硬件(HDL)器件
  • 提供同ModelSim软件的HDL模型输入接口功能
  • 提供读取ModelSim里的HDL模型输出的功能
  • 可配置ModelSim以联合使用MATLABSimulink
  • 通过Link for ModelSim启动ModelSim
  • 载入VHDL模型实体(entity)的例子以联合使用MATLAB
  • 载入VHDL模型实体(entity)的例子以联合使用Simulink
  • Verilog代码进行打包封装


  函数和模块支持联合仿真以及对VHDLVerilog语言设计验证,以此将MATLAB SimulinkModelSim联合起来进行仿真。  
                

 强大功能:  

  Link for ModelSim使用客户端/服务器体系来提供MATLAB/SimulinkModelSim之间的接口。可以在一个单独的MATLAB环境或Simulink模型下提供与多个HDL实体和ModelSim的接口。
                

  • 典型应用

       使用Link for ModelSim,工程师可以建立一个有效的环境来进行联合仿真、器件建模、以及分析和可视化。可进行如下的实例开发:
    • MATLABSimulink中针对HDL实体开发软件测试程序
    • Simulink中对包含在大规模系统模型中的HDL模型进行开发和仿真
    • 生成测试向量进行测试、调试,以及同MATLAB/Simulink下的规范原型进行HDL代码的验证
    • MATLAB/Simulink下对HDL行为级建模
    • MATLAB/Simulink下对HDL的实现进行验证、分析、可视化Link for ModelSimMATLABModelSim接口和SimulinkModelSim接口是独立的。用户可以单独使用一个接口或同时使用两个。

  ModelSimMATLAB的接口   

  使用Link for ModelSim后,工程师可以使用MATLAB和它提供的工具箱,比如设计和仿真信号处理,或者其它的数值计算算法。 工程师还可以用HDL来取代算法和系统设计中的器件模型,并直接完成HDL器件和MATLAB中剩余算法的联合仿真。

  • ModelSimSimulink的接口

      工程师可以通过Simulink和相关的Blockset创建关于信号处理方面或者通信系统方面的系统级设计。工程师也可以把HDL器件合并到设计中或者用HDL模块来取代相应的子系统。 将MATLAB中获得的测试基准代码输出到VHDL实体中,并把ModelSim的输出送入到MATLAB函数中。并借此来创建软件测试基准来验证工程师的HDL实现。ModelSim中联合仿真模 块的参数对话框可以让工程师很容易的设置输入输出端口、二者连接的属性、时钟以及TCL命令。
                    
  • Link for ModelSim还提供一个模块来生成VCD的文件格式,可以用来:

      用户可以对产生的代码进行手工优化,也可以在Simulink里使用预先优化好的模块来搭建模型,这样在产生代码时,会调用库里经过优化的汇编代码实现这些模块,达到优化效果。C62xC64x的优化库支持位对齐(bit true)仿真。
    • 观察在HDL仿真环境下的Simulink仿真波形
    • 使用相同或不同的仿真环境来比较多个不同仿真运行的结果。
    • 提供到后仿真分析工具的输入端口。 

      对于滤波器的应用实例,联合仿真以及软件测试基准是作为其设计实现的一部分,相当于在ModelSim中运行VHDL代码

    • 支持Verilog语言
        Link for ModelSim本身就提供对VHDL语言的联合仿真的支持。同时工程师还可以通过在VHDL wrapper中自动封装Verilog代码, 使得其可以支持Verilog语言的联合仿真。于是Verilog代码相当于直接在ModelSim前端就执行完毕,而忽略其性能影响。Verilog代码和MATLAB的连接可以通过VHDL wrapperLink for ModelSim来实现,这就使工程师可以使用Verilog硬件描述设计来完成和MATLAB之间联合仿真、软件测试基准、验证以及可视化。
                       Manchester接收器的联合仿真和软件测试基准的实例。
    • Xilinx System Generator 以及Altera DSP Builder的统一
        Link for ModelSim可以和Xilinx System GeneratorAltera DSP Builder协同工作。这意味着可以使用Xilinx System Generator 以及Altera DSP Builder来完成部分系统设计。因此可以在一个完整的环境下进行MATLAB C/C++Simulink blocks、自己设计的HDL实体、以及Xilinx System Generator 所提供的模块或Altera DSP Builder blocks所提供模块的联合仿真。


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